崗位職責(zé)：
1.FPGA核心開發(fā)
主導(dǎo)基于 Xilinx FPGA 芯片（Kintex/Virtex/Artix/Zynq 系列優(yōu)先）的開發(fā)工作，重點(diǎn)負(fù)責(zé)高速 ADC（采樣率≥20MSPS 優(yōu)先）數(shù)據(jù)采集、多線程 FPGA 算法實(shí)時(shí)處理（如信號濾波、FFT 變換、數(shù)據(jù)降維）的模塊設(shè)計(jì)、代碼實(shí)現(xiàn)（Verilog/VHDL）與功能驗(yàn)證，確保算法 latency 與吞吐量滿足實(shí)時(shí)性要求，至少主導(dǎo)過 10 個(gè)以上高速 ADC + 多線程算法落地項(xiàng)目。
2.高速接口開發(fā)與優(yōu)化
負(fù)責(zé) Xilinx FPGA 各類高速接口的開發(fā)與調(diào)試，包括 PCIe 2.0/3.0（端點(diǎn) / 根復(fù)合體設(shè)計(jì)，實(shí)現(xiàn)數(shù)據(jù)吞吐量≥8GB/s）、Serdes（10G/25G 速率，如 SFP+、QSFP 封裝接口）、DDR4/DDR5（控制器設(shè)計(jì)與時(shí)序優(yōu)化）、JESD204B/C（高速 ADC/DAC 接口協(xié)議）等，解決接口時(shí)序收斂、信號完整性問題，保障數(shù)據(jù)傳輸穩(wěn)定性。
3.系統(tǒng)級設(shè)計(jì)與實(shí)現(xiàn)
精通系統(tǒng)級 FPGA 架構(gòu)設(shè)計(jì)，獨(dú)立完成異步系統(tǒng)（跨時(shí)鐘域處理、亞穩(wěn)態(tài)抑制）與同步系統(tǒng)（時(shí)鐘樹規(guī)劃、時(shí)序約束）的方案設(shè)計(jì)與落地；負(fù)責(zé) FPGA 內(nèi)部資源（CLB、BRAM、DSP、URAM）的合理分配與優(yōu)化，提升系統(tǒng)性能并降低資源占用率。
4.專項(xiàng)模塊設(shè)計(jì)
開展高速算法設(shè)計(jì)（如信號檢測、實(shí)時(shí)頻譜分析）、圖像處理設(shè)計(jì)（如圖像濾波、邊緣檢測、幀同步）、高速接口控制器（如 PCIe 控制器、Serdes 協(xié)議控制器）、DMA 控制器（如 AXI DMA、自定義 DMA，實(shí)現(xiàn)高帶寬數(shù)據(jù)搬運(yùn)）的設(shè)計(jì)與驗(yàn)證，確保模塊兼容性與可復(fù)用性。
5. 硬件協(xié)同與基礎(chǔ)調(diào)試
能獨(dú)立看懂 FPGA 相關(guān)硬件原理圖，理解電氣電路特性（如電源紋波、阻抗匹配、時(shí)序裕量），配合硬件工程師確認(rèn) FPGA 外圍電路設(shè)計(jì)合理性；具備基本硬件動手能力，可使用示波器、邏輯分析儀、JTAG 調(diào)試器開展 FPGA 板級調(diào)試，定位軟硬件交叉問題（如接口信號異常、數(shù)據(jù)傳輸丟包）。
6. 文檔編寫與測試落地
獨(dú)立編寫項(xiàng)目設(shè)計(jì)方案書（含系統(tǒng)架構(gòu)、模塊劃分、技術(shù)選型、資源估算、進(jìn)度計(jì)劃）、測試方案書（含功能測試用例、性能測試指標(biāo)、可靠性測試標(biāo)準(zhǔn)）；搭建 FPGA 仿真測試環(huán)境（使用 Modelsim/Vivado Simulator），完成模塊級 / 系統(tǒng)級仿真測試，輸出測試報(bào)告并迭代優(yōu)化設(shè)計(jì)。
7. 全場景調(diào)試與問題定位
負(fù)責(zé)實(shí)驗(yàn)室階段 FPGA 功能調(diào)試、性能優(yōu)化（如資源占用率降低、時(shí)序裕量提升）及現(xiàn)場（客戶部署現(xiàn)場 / 項(xiàng)目應(yīng)用現(xiàn)場）問題排查，具備復(fù)雜問題定位能力（如間歇性數(shù)據(jù)錯(cuò)誤、高速接口鏈路不穩(wěn)定），輸出解決方案并推動整改落地。
任職資格：
1. 本科以上學(xué)歷，電子工程、計(jì)算機(jī)科學(xué)與技術(shù)、微電子、自動化、通信工程等相關(guān)專業(yè)
2. 5 年及以上 FPGA 開發(fā)相關(guān)工作經(jīng)驗(yàn)
3.精通 Verilog/VHDL 硬件描述語言，熟悉 Xilinx FPGA 芯片架構(gòu)（Kintex/Virtex/Zynq 系列），掌握 FPGA 資源（CLB、BRAM、DSP）優(yōu)化方法，能解決時(shí)序收斂、資源瓶頸問題。67
4.熟練掌握高速 ADC 數(shù)據(jù)處理流程（如采樣時(shí)鐘同步、數(shù)據(jù)校準(zhǔn)、多通道同步），熟悉多線程 FPGA 算法并行設(shè)計(jì)思想，能通過流水線、并行化優(yōu)化提升算法實(shí)時(shí)性。67
5.精通 Xilinx FPGA 高速接口協(xié)議（PCIe 2.0/3.0、Serdes、DDR4/DDR5、JESD204B/C），熟悉 Xilinx IP 核（如 PCIe IP、Serdes IP、AXI DMA IP）的配置與二次開發(fā)。67
6.掌握系統(tǒng)級設(shè)計(jì)方法，精通異步系統(tǒng)跨時(shí)鐘域處理技術(shù)（如雙口 RAM、握手信號、格雷碼）與同步系統(tǒng)時(shí)序約束（SDC 約束編寫、時(shí)序分析工具使用）。67
7.熟練使用 Xilinx 開發(fā)工具（Vivado Design Suite、Vivado HLS）、仿真工具（Modelsim、VCS）、調(diào)試工具（ChipScope、SignalTap）及版本控制工具（Git/SVN）。67
8.了解 FPGA 硬件測試方法（如時(shí)序測試、功能測試、誤碼率測試），能配合測試工程師制定測試計(jì)劃，分析測試數(shù)據(jù)。