核心職責(zé)
1. 負(fù)責(zé)雷達(dá)，通信項(xiàng)目中FPGA的邏輯設(shè)計(jì)、編碼、仿真、調(diào)試與測(cè)試工作。
2. 參與系統(tǒng)方案討論，完成FPGA方案的選型、設(shè)計(jì)與實(shí)現(xiàn)。
3. 使用Verilog/VHDL進(jìn)行代碼編寫，并運(yùn)用先進(jìn)的調(diào)試工具進(jìn)行問(wèn)題定位與解決。
4. 與軟件、算法、硬件工程師緊密協(xié)作，完成軟硬件聯(lián)調(diào)及系統(tǒng)集成。
5. 跟蹤并研究FPGA前沿技術(shù)，將其應(yīng)用于產(chǎn)品創(chuàng)新與性能提升。
任職資格要求
【必要條件 - 硬性門檻】
1.學(xué)歷與專業(yè)：本科及以上學(xué)歷，信號(hào)與信息處理、電子工程、電磁場(chǎng)與微波技術(shù)、通信工程、應(yīng)用數(shù)學(xué)等相關(guān)專業(yè)。
2.開(kāi)發(fā)經(jīng)驗(yàn)： 2年以上FPGA開(kāi)發(fā)經(jīng)驗(yàn)，具有獨(dú)立的項(xiàng)目實(shí)踐經(jīng)歷。
3.對(duì)xilinx的fpga、zynq等芯片有熟悉使用經(jīng)驗(yàn)。熟練使用Verilog對(duì)FPGA進(jìn)行開(kāi)發(fā)，熟練對(duì)FPGA工程進(jìn)行仿真及調(diào)試，具備ps端應(yīng)用程序開(kāi)發(fā)經(jīng)驗(yàn)。
4.熟練掌握數(shù)字信號(hào)處理知識(shí)，具備ddc、duc、fft、濾波、調(diào)制解調(diào)等通信和雷達(dá)相關(guān)工程開(kāi)發(fā)及調(diào)試經(jīng)驗(yàn)。
5.熟練使用常規(guī)芯片，如adc、dac、pll、clk等，具備相關(guān)芯片調(diào)試經(jīng)驗(yàn)。
6.具備以太網(wǎng)、usb、pcie、Aurora等高速接口調(diào)試經(jīng)驗(yàn)。
7.具備硬件調(diào)試經(jīng)驗(yàn)，具備數(shù)字電路和模擬電路調(diào)試能力。
【優(yōu)先考慮條件 - 加分項(xiàng)】
1.有軍工、航天、航空等領(lǐng)域FPGA項(xiàng)目經(jīng)驗(yàn)者優(yōu)先考慮。
2.熟悉高速接口協(xié)議（如JESD204B、PCIe、SRIO、DDR3/4）開(kāi)發(fā)者優(yōu)先。
3.具有數(shù)字信號(hào)處理 開(kāi)發(fā)經(jīng)驗(yàn)，如數(shù)字上下變頻、濾波、調(diào)制解調(diào)等，特別是在通信/雷達(dá)系統(tǒng)中的應(yīng)用。
4.熟悉軟件無(wú)線電架構(gòu)，或有相關(guān)項(xiàng)目經(jīng)驗(yàn)者優(yōu)先。
工作時(shí)間：
周一-周五：09：00—12：00 13：30—18:30，周末雙休
福利：
1.五險(xiǎn)一金入職當(dāng)月繳納
2.不定期團(tuán)建，員工活動(dòng)，如周年慶，旅游等
3.生日會(huì)，端午，中秋，春節(jié)等重大節(jié)日活動(dòng)
4.帶薪培訓(xùn)，全方位提升員工技能