崗位職責(zé)：
1、參與數(shù)字集成電路的后端設(shè)計(jì)流程，包括布局規(guī)劃、布線、時(shí)序優(yōu)化、功耗分析及驗(yàn)證等工作。
2、與前端設(shè)計(jì)團(tuán)隊(duì)緊密合作，確保設(shè)計(jì)滿足性能指標(biāo)、功耗和面積要求。
3、使用先進(jìn)的EDA工具進(jìn)行芯片物理實(shí)現(xiàn)，提高設(shè)計(jì)質(zhì)量和效率。
4、分析并解決后端設(shè)計(jì)中遇到的技術(shù)難題，持續(xù)優(yōu)化設(shè)計(jì)方案。
5、編寫設(shè)計(jì)文檔，記錄設(shè)計(jì)過程及關(guān)鍵決策點(diǎn)，確保設(shè)計(jì)可追溯性。
任職要求：
1、學(xué)歷背景：本科及以上學(xué)歷，電子工程、微電子、計(jì)算機(jī)科學(xué)與技術(shù)。
2、專業(yè)知識(shí)：熟練掌握數(shù)字電路基礎(chǔ)、半導(dǎo)體物理、集成電路設(shè)計(jì)原理等專業(yè)知識(shí)。
技能要求：
3、熟悉EDA工具（如Cadence Innovus、ICC、Genus、Tempus等）的使用，有實(shí)際項(xiàng)目經(jīng)驗(yàn)者優(yōu)先。
4、了解數(shù)字后端設(shè)計(jì)流程，包括Floorplan、Place&Route、Timing Closure、Power Optimization等。
5、具備良好的Verilog/SystemVerilog代碼閱讀能力，了解RTL到Gate-level的轉(zhuǎn)換過程。
6、熟練掌握至少一種腳本語言（如Tcl、Perl、Python等），用于自動(dòng)化設(shè)計(jì)流程。
綜合素質(zhì)：
1、具備良好的邏輯思維能力、分析問題和解決問題的能力。
2、責(zé)任心強(qiáng)，具備良好的團(tuán)隊(duì)合作精神和溝通能力。
3、對(duì)集成電路設(shè)計(jì)有濃厚的興趣和熱情，愿意持續(xù)學(xué)習(xí)并跟蹤行業(yè)***動(dòng)態(tài)。
4、能夠承受一定的工作壓力，按時(shí)完成項(xiàng)目任務(wù)