1. 負責訪存子系統驗證方案的制定和技術選型，領導團隊搭建高效、可靠的驗證平臺，確保驗證工作的全面性和有效性；
2. 指導初級驗證工程師進行驗證計劃制定、測試用例編寫和驗證平臺搭建，審核驗證文檔和測試結果，把控驗證進度和質量；
3. 與設計團隊緊密合作，深入理解設計需求和架構特點，制定針對性的驗證策略，解決復雜的驗證問題，確保系統在各種場景下的功能正確性和性能穩定性；
4. 跟蹤訪存子系統驗證領域的前沿技術和發展趨勢，引入先進的驗證方法和工具，提升團隊的驗證能力和技術水平，推動驗證流程的自動化和智能化發展。

任職要求：

1. 計算機、電子信息等相關專業本科及以上學歷；
2. 3年以上工作經驗；
3. 精通 ASIC 設計驗證流程和方法，對數字電路驗證有深入的理解和豐富的實踐經驗，熟悉驗證覆蓋率、形式驗證等高級驗證技術；
4. 熟練掌握 Verilog、SystemVerilog 等硬件描述語言，具備優秀的代碼編寫、調試和優化能力，能夠熟練運用 UVM 驗證方法學進行復雜的驗證項目開發；
5. 熟悉多種驗證工具和環境，如 VCS、Verdi、NCSim、Formal Verification 等，能夠根據項目需求靈活選擇和配置驗證工具，搭建高效的驗證平臺；
6. 具有豐富的訪存子系統驗證項目經驗，熟悉互聯協議、一致性協議等驗證方法和標準，能夠應對各種復雜的驗證場景和問題，有成功驗證大型芯片項目經驗者優先；
7. 具備出色的團隊領導能力和項目管理能力，能夠有效地組織和協調團隊成員的工作，合理分配資源，確保驗證任務的順利完成；
8. 具有良好的溝通能力和跨部門協作能力，能夠與設計團隊、后端團隊等進行有效的溝通和合作，推動項目進展，解決技術難題。